福清交通“大动脉”汽专线贯通 5月18日前通车

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上传日期：2025-08-05
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资料介绍

摘要：作为新的和成功的串行数据标准，从快非常快，设计师必须投入较多的时间，这些高速信号的模拟方面。它不再是足够保持在1和0的数字域。发现并纠正导致潜在的问题的条件，从而防止这些问题出现在现场，设计师还必须检查其设计参数的境界。信号完整性（SI ）工程师必须减轻或消除对系统性能的时序抖动的影响。下面的讨论提供了一个简单实用的程序，表征高速串行数据链路1Gbps和以后。

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Keywords: jitter, clock jitter, data jitter, high-speed serial, signal integrity, SERDES, serializer-deserializer, clock and data recovery,
CDR, jitter tolerance, CPRI, common public radio interface, bit error rate, BER, deterministic jitter, random jitter
Mar 03, 2010
APPLICATION NOTE4613
A Proposed Framework for Measuring, Identifying, and Eliminating
Clock and Data Jitter on High-Speed Serial Communication Links
By:Hamed Sanogo, Field A

标签：Maxim，jitter，，clock，jitter，，data，jitter，，high-speed，serial，，signal，integrity，，SERDES，，serializer-deserializer，，clock，and，data，recovery，，CDR，，jitter，tolerance，，CPRI，，common，public，radio，interface，，bit，error，rate，，BER，，deterministic，jitter，，random，jitter

一个用于测量，识别和消除对高速串行通信链路的时钟和数据抖动的建议框架

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